Analog IC design engineer

Описание

Резюме

Фамилия Имя Отчество: Аредов Александр Альбертович
Дата рождения: 22.09.1986
Место жительства: Москва ,Зеленоград
Телефон: +79057167672
E-Mail: Loskomotiv1@yandex.ru
Образование:

Дата поступления/окончания учебного заведения Учебное заведение
2003-2009 Национальный исследовательский университет МИЭТ
Направление/специальность: Электроника и микроэлектроника
Специализация: Технология и проектирование интегральных микросхем
Магистр техники и технологии по направлению “Электроника и
микроэлектроника”

Трудовая деятельность:

Период работы Место работы Должность
2007 - НВ АО “ПКК Миландр” Ведущий инженер, начальник отдела

Специальные навыки:

- Имею 15-лет опыта работы в области разработки схемотехники аналоговых
и цифро-аналоговых интегральных микросхем на технологических нормах 40
– 350 нм
- Уверено владею САПР для проектирования интегральных микросхем Cadence
Design Systems
- Глубокое знание теории в области схемотехники и математических основ
анализа аналоговых схем (малосигнальный анализ, теория систем с
обратными связями, преобразование Лапласа, преобразование Фурье, и
т.д);
- Владею набором анализов для разработки и моделирования радиочастотных
схем (Spectre RF)
- Имею знания в области построения радиоприёмных и передающих трактов
интегральных микросхем
- Имею глубокие теоретические знания и успешный опыт разработки
синтезаторов частот на основе системы ФАПЧ и блоков PLL с выходной
частотой до 6 ГГц
- Имею глубокие знания в области проектирования блоков синхронизации
для высокоскоростных последовательных интерфейсов (SERDES)
- Имею знания в области схемотехники AЦП/ЦАП всех основных типов
- Имею знания в области физики полупроводниковых приборов,
технологического маршрута производства интегральных схем и его влияния
на параметры схем
- Имею успешный опыт проектирования схем генерирования и распределения
тактовой частоты с высокими требованиями по джиттеру на технологиях
Si-Ge BiCMOS
- Владею инструментом встроенного электромагнитного анализа пассивных
топологических структур Cadence EMX (Layout EXL)
- Владею навыками работы в Matlab & Simulink по разработке системных
моделей цифро-аналоговых устройств и систем
- Владею языком описания моделей аналоговых или цифро-аналоговых систем
и блоков Verilog-A, Verilog-AMS
- Владею методологией моделирования смешанных цифро-аналоговых систем
(Spectre AMS)
- Имею навыки написания RTL описаний цифровых блоков на Verilog-D
- Имею навыки синтеза цифровых блоков (RTL to Verilog netlist) в
заданной библиотеке примитивов при помощи инструментов Сadence
Genus/RTL -Compiler
- Имею большой опыт участия в разработке топологии и руководством
действиями тополога для улучшения параметров блока
- Имею большой опыт участия в отладке, настройке, измерениях и
испытаниях разработанных блоков, написания заданий для измерения
параметров микросхем
- Имею опыт написания спецификаций на разработанные блоки и микросхемы
- Имею опыт руководства небольшой группой разработчиков
- Являюсь преподавателем курсов “Широкополосные интегральные схемы”
и лабораторных работ по курсу “Основы Spectre RF” НИУ МИЭТ ИППС
(Cadence).

Дополнительная информация:

Основные компетенции в разработке блоков и микросхем:
- Источники опорных напряжений, токов, компараторы, операционные
усилители, датчики температуры.
- Генераторы тактовой частоты и генераторы, управляемые напряжением (LC
–VCO, Ring- VCO, кварцевые, RC генераторы)
- Блоки PLL c высокими требованиями по джиттеру выходного сигнала на
широкий диапазон частот
- Микросхемы и блоки дробных синтезаторов частоты на основе ФАПЧ
(Fractional –N PLL) с выходной частотой до 6 ГГц (доведено до серийной
продукции)
- Делители частоты широким диапазоном коэффициента деления с входной
частотой до 12 ГГц
- Блоки восстановления синхросигнала высокоскоростных интерфейсов
(Clock Recovery Circuits)
- Схемы УФХ высокоскоростных АЦП
- Схемы генерации и распределения таковой частоты процессоров,
высокоскоростных AЦП/ЦАП
- Высокоскоростные драйверы стандартов LVDS, PECL и т.д на частоты до 3
ГГц.
Прослушал дополнительные лекционные курсы повышения квалификации:
PLLs and Oscillators,
June 26-30, 2017. EPFL, Lausanne, Switzerland
SERDES Design for Wireline and Optical Communications,
June 17-20, 2019. EPFL, Lausanne, Switzerland
Wireline SERDES Transceivers
June 2020. EPFL, online
Желаемые направления разработок и развития:
- Системы и блоки высокоскоростных последовательных интерфейсов класса
SERDES
(в том числе как системный инженер).
- Системы и блоки радиоприёмных трактов RF приёмопередатчиков (в том
числе как системный инженер).
- Блоки Continuous time sigma –delta ADC и других типов
высокоскоростных ADC
- Любые блоки PLL, CDR (в том числе all-digital) для задач тактирования
и синхронизации, синтезаторы частот на основе ФАПЧ, DDS, jitter
cleaners и т.д.

Желаемый уровень заработной платы – 300 000 рублей на руки (после
вычета налогов)